Praxis-Messmethoden zum Post „Quarze optimal auf ICs abstimmen“ – Abschnitte G und 6
zum Lexikon-Artikel : Quarze optimal auf ICs abstimmen
Worum es geht
Ein schlechtes Leiterplattenlayout kann selbst einen optimal ausgewählten Quarz unbrauchbar machen. Gleichzeitig wirkt sich das Layout auf mehrere Eigenschaften gleichzeitig aus – parasitäre Kapazitäten, |−Rneg|-Reserve, Jitter, EMV-Verhalten und Anschwingverhalten. Dieser Post beschreibt eine strukturierte Prüfung, mit der ein Quarzlayout am fertigen Board abschließend validiert wird.
Layout-Checkliste (Designprüfung)
Vor der Messung wird das Layout gegen die etablierten Designregeln geprüft:
| Regel | Kriterium | Prüfung |
|---|---|---|
| Position | Quarz + C1, C2 direkt am IC | Abstand < 5 mm zu XIN/XOUT |
| Symmetrie | C1/C2-Leitungen gleich lang | ±1 mm Differenz |
| Isolation | Keine Signale unter oder neben Quarz | Keilring um Quarz ≥ 2 mm |
| Massefläche | Keine GND-Fläche direkt unter Quarz | Aussparung auf allen Lagen |
| GND-Insel | Dedizierte GND-Fläche für C1, C2 | Eigene Verbindung zu Haupt-GND |
| Quarz-Gehäuse | Pads #2/#4 auf GND (4-Pad-Keramik) | direkte Verbindung, < 1 mm |
| Schutz | Kein Wechsel der Lagen unter Quarz | Durchkontaktierungen außerhalb |
| EMV | Abstand zu Taktleitungen | ≥ 5 mm zu Clock-Leitungen |
| Feuchte-/Kriechpfade | Konformer Beschichtungsabstand | beachten bei Harsh-Environment |
Messgestützte Layout-Validierung
Folgende Messungen am fertigen Board decken die typischen Layout-Schwachstellen auf:
Validierung 1: Jitter-Messung am Oszillatorausgang
- Oszilloskop ≥ 1 GHz mit Jitter-Analyse-Funktion (Period-Jitter, Cycle-to-Cycle-Jitter)
- Messpunkt: Ausgang des vom Quarzoszillator getriebenen Taktsignals (PLL-Ausgang, SYSCLK-Pin, UART-Baudratenpin)
- Erwartung: Period-Jitter < 30 ps RMS für Standardanwendungen; < 10 ps RMS für USB, Ethernet, HDMI
Erhöhter Jitter (> 50 ps RMS) weist auf Kopplungen aus benachbarten Signalen, unsaubere Masseführung oder zu niedrigen Drive-Level hin.
Validierung 2: EMV-Vorabtest – Nahfeldsonde
- Nahfeldsonde (H-Feld, 10 – 30 mm Durchmesser) mit Spektrumanalysator oder Signalhound BB60C
- Abtasten der Fläche über Quarz, Kondensatoren und IC
- Erwartung: Grundfrequenz sichtbar, deutlich dominierend. Oberwellen gedämpft.
Alarmsignale: hohe Harmonische (> 3. Ordnung) oder deutliche Emissionen an Stellen abseits des Quarzes zeigen Kopplungen und Layoutprobleme. (Siehe hierzu auch das Fallbeispiel https://www.petermann-technik.de/praxis-wissen/40mhz-quarz-emv-verbessern-fallbeispiel.html
Validierung 3: VCC-Koppelfestigkeit
- Rauschinjektor oder Funktionsgenerator in die VCC-Leitung einkoppeln (50 – 200 mVpp Rauschen, Bandbreite 10 kHz – 100 MHz)
- Beobachtung von Frequenzstabilität und Jitter am Ausgang
Erwartung: Frequenz ändert sich um < 2 ppm, Jitter bleibt im spezifizierten Rahmen. Starke Ausschläge zeigen unzureichende lokale VCC-Entkopplung am Oszillator-IC.
Validierung 4: Kalter Start
- Klimakammer auf −40 °C (oder Kältespray), VCC auf Vmin
- Mindestens 30 Einschaltvorgänge. Jeder muss sicher anschwingen (siehe Post zur Start-Up-Time)
Häufigster Layout-Fehler, der hier zutage tritt: zu hohe Cpar, wodurch |−Rneg| im Worst-Case unter ESR fällt.
Validierung 5: Temperaturprofil am Quarzgehäuse
- Thermobildkamera oder Thermoelement direkt auf dem Quarzgehäuse
- Erwartung: Quarzgehäuse < 5 K über Umgebungstemperatur
Erwärmt sich der Quarz deutlich (> 10 K), ist der Drive-Level zu hoch – siehe Post zur Drive-Level-Messung. Folgen sind beschleunigte Alterung und Drift.
Häufige Layout-Fehler und ihre Messsignatur
| Layout-Fehler | Typische Messsignatur | Abhilfe |
|---|---|---|
| GND-Fläche unter Quarz | Frequenzverschiebung +5 bis +20 ppm, Cpar > 4 pF | GND-Aussparung auf allen Lagen |
| Lange Leitungen (> 10 mm) | Jitter erhöht, Startzeit verlängert | Routing verkürzen, Quarz näher am IC |
| C1/C2 unsymmetrisch platziert | Unterschiedliche Amplituden an XIN/XOUT, Drive-Level asymmetrisch | Symmetrisches Routing |
| Taktleitung nahe am Quarz | Seitenbänder im Spektrum, erhöhter Phase-Jitter | Abstand ≥ 5 mm, ggf. GND-Leiter dazwischen |
| Kein lokaler Abblockkondensator (100 nF) am IC VCC | Frequenz-Drift bei Laständerungen | 100 nF + 10 nF so nah wie möglich am IC |
| Durchkontaktierungen unter Quarz | Erhöhter Jitter, schlechte EMV | Via-Freiraum unter Quarz, Routing anpassen |
| Quarz-Gehäusepads floating | Empfindlich gegen Handnähe, EMV-Kopplung | Pads #2/#4 direkt auf GND |
Abschließende Design-Freigabe
Vor der Serienfreigabe empfehlen wir eine zusammenfassende Prüftabelle. Alle Punkte müssen im Worst-Case-Betriebspunkt (Vmin, −40 °C oder +85 °C je nach Applikation, Worst-Case-Bauteiltoleranz) bestanden sein:
| Prüfpunkt | Ziel | Akzeptanz |
|---|---|---|
| Frequenzgenauigkeit bei +25 °C, Vnom | ± < 5 ppm | Pass |
| Gain-Margin (|−Rneg| / ESR) Worst-Case | ≥ 3 (Industrie) / ≥ 5 (Automotive) | Pass |
| Start-Up-Time Worst-Case | < 3× typischer Wert bei +25 °C | Pass |
| Drive-Level | ≤ 60 % des Quarz-Datenblattwerts | Pass |
| Period-Jitter | < Applikationsanforderung | Pass |
| Cpar aus Frequenzmethode | innerhalb Designannahme ±0,5 pF | Pass |
| EMV-Nahfeld-Check | keine auffälligen Emissionen außer Quarz-Nutzfrequenz | Pass |
| Temperaturzyklentest 10 Zyklen −40/+85 °C | keine Startausfälle, keine Drift > 10 ppm | Pass |
Layout-Best-Practice in drei Zeilen
Die wichtigsten Regeln auf einen Blick 1. Quarz + C1, C2 kompakt und direkt am IC, symmetrisches Routing, kurze Leitungen. 2. Keine GND-Fläche und keine Signale unter dem Quarz, dedizierte GND-Insel für die Kondensatoren. 3. Gehäusepads #2/#4 bei 4-Pad-Keramikquarzen auf GND – diese Verbindung früh festlegen und später nicht mehr für Frequenzabgleich ändern. |
Weiterführend
Die Layout-Prinzipien sind im Praxisleitfaden „Quarze optimal auf ICs abstimmen“ (Abschnitte G und 6) dargestellt. Dieser Post ergänzt den Leitfaden um die messgestützte Validierung am fertigen Board – vom Jitter-Check bis zur Worst-Case-Abnahme.
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